PCI Express
PCI Express, oficialmente abreviado como PCIe ou PCI-e, é um padrão de barramento de expansão de computador serial de alta velocidade, projetado para substituir os antigos padrões de barramento PCI, PCI-X e AGP. É a interface de placa-mãe usual para placas gráficas de computadores pessoais, controladores de disco rígido, SSDs, conexões de hardware Wi-Fi e Ethernet. O PCIe tem inúmeras melhorias em relação aos padrões mais antigos, incluindo maior taxa de transferência máxima do barramento do sistema, menor contagem de pinos de E/S e menor espaço físico, melhor dimensionamento de desempenho para dispositivos de barramento, um mecanismo de detecção e relatório de erros mais detalhado, e funcionalidade nativa de hot swap. Revisões mais recentes do padrão PCIe fornecem suporte de hardware para virtualização de E/S.
Conceitualmente, o barramento PCI Express é uma substituição serial de alta velocidade do antigo barramento PCI/PCI-X. Uma das principais diferenças entre o barramento PCI Express e o PCI mais antigo é a topologia do barramento; O PCI usa uma arquitetura de barramento paralelo compartilhado, na qual o host PCI e todos os dispositivos compartilham um conjunto comum de endereços, dados e linhas de controle. Em contraste, o PCI Express é baseado na topologia ponto a ponto, com links seriais separados conectando cada dispositivo ao complexo raiz(hospedeiro). Por causa de sua topologia de barramento compartilhado, o acesso ao barramento PCI mais antigo é arbitrado (no caso de vários mestres) e limitado a um mestre por vez, em uma única direção. Além disso, o esquema de clock PCI mais antigo limita o clock do barramento ao periférico mais lento no barramento (independentemente dos dispositivos envolvidos na transação do barramento). Em contraste, um link de barramento PCI Express suporta comunição full-duplex entre quaisquer dois terminais, sem limitação inerente ao acesso simultâneo em vários terminais.
Interconexão
Os dispositivos PCI Express se comunicam por meio de uma conexão lógica chamada de interconexão ou link. Um link é um canal de comunicação ponto a ponto entre duas portas PCI Express permitindo que ambas enviem e recebam solicitações PCI comuns (configuração, E/S ou leitura/gravação de memória) e interrupções (INTx, MSI ou MSI-X). No nível físico, um link é composto por uma ou mais pistas. Periféricos de baixa velocidade (como uma placa Wi-Fi 802.11) usam um link de pista única (x1), enquanto um adaptador gráfico normalmente usa um link de 16 pistas (x16) muito mais amplo e, portanto, mais rápido.
Linha
Uma pista é composta por dois pares de sinalização diferencial, sendo um par para recepção de dados e outro para transmissão. Assim, cada pista é composta por quatro fios ou traços de sinal. Conceitualmente, cada pista é usada como um fluxo de bytes full-duplex, transportando pacotes de dados em formato "byte" de oito bits simultaneamente em ambas as direções entre os terminais de um link. Os links físicos PCI Express podem conter 1, 4, 8 ou 16 vias.:4,5 As contagens de pistas são escritas com um prefixo "x" (por exemplo, "x8" representa um cartão ou slot de oito pistas), sendo x16 o maior tamanho de uso comum. Os tamanhos das pistas também são referidos pelos termos "largura" ou "por", por exemplo, um slot de oito pistas pode ser referido como "por 8" ou como "8 pistas de largura".
Barramento serial
A arquitetura de barramento serial vinculado foi escolhida em relação ao barramento paralelo tradicional devido às limitações inerentes deste último, incluindo operação half-duplex, contagem de sinal em excesso e largura de banda inerente menor devido à distorção de tempo. A distorção de tempo resulta de sinais elétricos separados dentro de uma interface paralela viajando através de condutores de diferentes comprimentos, em camadas de placas de circuito impresso (PCB) potencialmente diferentes e em velocidades de sinal possivelmente diferentes. Apesar de ser transmitido simultaneamente como uma única palavra, os sinais em um interface paralela têm diferentes durações de viagem e chegam aos seus destinos em momentos diferentes. Quando o período de clock da interface é menor que a maior diferença de tempo entre as chegadas do sinal, a recuperação da palavra transmitida não é mais possível. Como a distorção de tempo em um barramento paralelo pode chegar a alguns nanossegundos, a limitação de larguda de banda resultante está na faixa de centenas de megahertz.
PCI Express (padrão)
Uma placa PCI Express cabe em um slot de seu tamanho físico ou maior (com x16 como o maior usado), mas pode não caber em um slot PCI Express menor; por exemplo, um cartão x16 pode não caber em um slot x4 ou x8. Alguns slots usam soquetes abertos para permitir cartões fisicamente mais longos e negociar a melhor conexão elétrica e lógica disponível. O número de pistas realmente conectadas a um slot também pode ser menor do que o número suportado pelo tamanho do slot físico. Um exemplo é um slot x16 executado em x4, que aceita qualquer placa x1, x2, x4, x8 ou x16, mas fornece apenas quatro pistas. Sua especificação pode ser lida como "x16 (modo x4)", enquanto a notação "mecânica @ elétrica" (por exemplo, "x16 @ x4") também é comum.[carece de fontes?] A vantagem é que tais slots podem acomodar uma gama maior de placas PCI Express sem exigir hardware da placa-mãe para suportar a taxa de transferência total. Os tamanhos mecânicos padrão são x1, x4, x8 e x16. Cartões com um número diferente de pistas precisam usar o próximo tamanho mecânico maior (ou seja, um cartão x2 usa o tamanho x4 ou um cartão x12 usa o tamanho x16).
Pinagem
A tabela a seguir identifica os condutores em cada lado do slot em uma placa PCI Express. O lado da solda da placa de circuito impresso (PCB) é o lado A e o lado do componente é o lado B. Os pinos PRSNT1# e PRSNT2# devem ser um pouco mais curtos do que os demais, para garantir que um cartão hot plug seja totalmente inserido. O pino WAKE# usa voltagem total para ativar o computador, mas deve ser puxado para cima da energia de espera para indicar que a placa é capaz de ativar. Todas as placas PCI Express podem consumir 3A em +3,3 V (9,9 W). A quantidade de +12 V e a potência total que podem consumir depende do fator de forma e da função do cartão::35–36
PCI Express Mini Card
PCI Express Mini Card (também conhecido como Mini PCI Express, Mini PCIe, Mini PCI-E, mPCIe e PEM), baseado no PCI Express, é um substituto para o formato Mini PCI. É desenvolvido pelo PCI-SIG. O dispositivo host suporta conectividade PCI Express e USB 2.0, e cada placa pode usar qualquer um dos padrões. A maioria dos laptops construídos depois de 2005 usa PCI Express para placas de expansão; no entanto, a partir de 2015, muitos fornecedores estão adotando o formato M.2 mais recente para essa finalidade. Devido às diferentes dimensões, as miniplacas PCI Express não são fisicamente compatíveis com slots PCI Express de tamanho normal; no entanto, existem adaptadores passivos que permitem que sejam usados em slots de tamanho normal.
PCI Express M.2
M.2 substitui o padrão mSATA e Mini PCIe. As interfaces de barramento de computador fornecidas através do conector M.2 são PCI Express 3.0 (até quatro vias), Serial ATA 3.0 e USB 3.0 (uma única porta lógica para cada uma das duas últimas). Cabe ao fabricante do host ou dispositivo M.2 escolher quais interfaces suportar, dependendo do nível desejado de suporte do host e do tipo de dispositivo.
Cabeamento externo PCI Express
Especificações de cabeamento externo PCI Express (também conhecido como PCI Express externo, PCI Express cabeado ou ePCIe) foram lançadas pelo PCI-SIG em fevereiro de 2007. Cabos e conectores padrão foram definidos para larguras de link x1, x4, x8 e x16, com uma taxa de transferência de 250 MB/s por pista. O PCI-SIG também espera que a norma evolua para atingir 500 MB/s, como no PCI Express 2.0. Um exemplo dos usos do Cabled PCI Express é um gabinete de metal, contendo vários slots PCIe e circuitos adaptadores PCIe-para-ePCIe. Este dispositivo não seria possível se não fosse pela especificação ePCIe. OCuLink (significa "link óptico-cobre", já que Cu é o símbolo químico para Cobre) é uma extensão para a "versão a cabo do PCI Express", atuando como concorrente da versão 3 da interface Thunderbolt. A versão 1.0 do OCuLink, lançada em outubro de 2015, suporta até PCIe 3.0 x4 lanes (8 GT/s (gigatransfers por segundo), 3,9 GB/s) em cabeamento de cobre; uma versão de fibra óptica pode aparecer no futuro.
Formas derivadas
Vários outros fatores de forma usam ou podem usar PCIe. Esses incluem: O conector do slot PCIe também pode transportar outros protocolos além do PCIe. Alguns chipsets Intel da série 9xx suportam Serial Digital Video Out, uma tecnologia proprietária que usa um slot para transmitir sinais de vídeo dos gráficos integrados da CPU host em vez de PCIe, usando um complemento compatível. O protocolo de camada de transação PCIe também pode ser usado em algumas outras interconexões, que não são eletricamente PCIe:
Enquanto no início do desenvolvimento, PCIe foi inicialmente referido como HSI (para High Speed Interconnect), e passou por uma mudança de nome para 3GIO (para E/S de 3ª Geração) antes de finalmente se estabelecer em seu nome PCI-SIG PCI Express. Um grupo de trabalho técnico chamado Arapaho Work Group (AWG) elaborou o padrão. Para os rascunhos iniciais, o AWG consistia apenas de engenheiros da Intel; posteriormente, o AWG se expandiu para incluir parceiros do setor. Desde então, o PCIe passou por várias revisões grandes e menores, melhorando o desempenho e outros recursos. Em 21 de junho de 2022, a PCI-SIG anunciou o desenvolvimento da especificação PCI Express 7.0. Ele fornecerá uma taxa de bits bruta de 128 GT/s e até 242 GB/s por direção na configuração x16, usando a mesma sinalização PAM4 da versão 6.0. A duplicação da taxa de dados será alcançada pelo ajuste fino dos parâmetros do canal para diminuir as perdas de sinal e melhorar a eficiência de energia. A especificação deve ser finalizada em 2025.
PCI Express 1.0a
Em 2003, o PCI-SIG introduziu o PCIe 1.0a, com taxa de dados por pista de 250 MB/s e taxa de transferência de 2,5 gigatransfers por segundo (GT/s). A taxa de transferência é expressa em transferências por segundo em vez de bits por segundo porque o número de transferências inclui os bits de sobrecarga, que não fornecem taxa de transferência adicional; PCIe 1.x usa um esquema de codificação 8b/10b, resultando em uma sobrecarga de 20% (= 2/10) na largura de banda do canal bruto. Assim, na terminologia PCIe, a taxa de transferência refere-se à taxa de bits codificada: 2,5 GT/s é 2,5 Gbps no link serial codificado. Isso corresponde a 2,0 Gbps de dados pré-codificados ou 250 MB/s, que é chamado de taxa de transferência no PCIe.
PCI Express 2.0
PCI-SIG anunciou a disponibilidade da especificação PCI Express Base 2.0 em 15 de janeiro de 2007. O padrão PCIe 2.0 dobra a taxa de transferência em comparação com PCIe 1.0 a 5 GT/s e o throughput por pista aumenta de 250 MB/s a 500 MB/s. Consequentemente, um conector PCIe de 16 pistas (x16) pode suportar uma taxa de transferência agregada de até 8 GB/s. Os slots da placa-mãe PCIe 2.0 são totalmente compatíveis com as placas PCIe v1.x. As placas PCIe 2.0 também são geralmente compatíveis com placas-mãe PCIe 1.x, usando a largura de banda disponível do PCI Express 1.1. Em geral, placas gráficas ou placas-mãe projetadas para funcionar na v2.0, sendo a outra v1.1 ou v1.0a.
PCI Express 3.0
A revisão 3.0 da especificação PCI Express 3.0 Base foi disponibilizada em novembro de 2010, após vários atrasos. Em agosto de 2007, o PCI-SIG anunciou que o PCI Express 3.0 teria uma taxa de bits de 8 gigatransfers por segundo (GT/s) e que seria compatível com as implementações PCI Express existentes. Naquela época, também foi anunciado que a especificação final para PCI Express 3.0 seria adiada até o segundo trimestre de 2010. Novos recursos para a especificação PCI Express 3.0 incluíam uma série de otimizações para sinalização aprimorada e integridade de dados, incluindo transmissor e receptor equalização, melhorias de PLL, recuperação de dados de clock e aprimoramentos de canal de topologias atualmente suportadas.
PCI Express 4.0
Em 29 de novembro de 2011, o PCI-SIG anunciou preliminarmente o PCI Express 4.0, fornecendo uma taxa de bits de 16 GT/s que dobra a largura de banda fornecida pelo PCI Express 3.0 para 31,5 GB/s em cada direção para uma configuração de 16 pistas, enquanto mantendo a compatibilidade com versões anteriores e posteriores no suporte de software e na interface mecânica usada. As especificações do PCI Express 4.0 também trazem o OCuLink-2, uma alternativa ao Thunderbolt. O OCuLink versão 2 tem até 16 GT/s (total de 16 GB/s para x8 pistas), enquanto a largura de banda máxima de um link Thunderbolt 3 é de 5 GB/s. Em junho de 2016, Cadence, PLDA e Synopsys demonstraram PCIe 4.0 de camada física, controlador, switch e outros blocos IP na conferência anual de desenvolvedores do PCI SIG.
PCI Express 5.0
Em junho de 2017, o PCI-SIG anunciou a especificação preliminar do PCI Express 5.0. Esperava-se que a largura de banda aumentasse para 32 GT/s, produzindo 63 GB/s em cada direção em uma configuração de 16 pistas. Esperava-se que o projeto de especificação fosse padronizado em 2019.[carece de fontes?] Inicialmente, 25,0 GT/s também foi considerado para viabilidade técnica. Em 7 de junho de 2017 no PCI-SIG DevCon, a Synopsys registrou a primeira demonstração do PCI Express 5.0 a 32 GT/s. Em 31 de maio de 2018, a PLDA anunciou a disponibilidade de seu IP do controlador XpressRICH5 PCIe 5.0 com base no rascunho 0.7 da especificação PCIe 5.0 no mesmo dia.
PCI Express 6.0
Em 18 de junho de 2019, a PCI-SIG anunciou o desenvolvimento da especificação PCI Express 6.0. Espera-se que a largura de banda aumente para 64 GT/s, produzindo 128 GB/s em cada direção em uma configuração de 16 pistas, com uma data de lançamento prevista para 2021. O novo padrão usa modulação de amplitude de pulso de 4 níveis (PAM -4) com uma correção de erro direta de baixa latência (FEC) no lugar da modulação sem retorno a zero (NRZ). Ao contrário das versões anteriores do PCI Express, a correção de erros direta é usada para aumentar a integridade dos dados e o PAM-4 é usado como código de linha para que dois bits sejam transferidos por transferência. Com taxa de transferência de dados de 64 GT/s (taxa de bits brutos), até 121 GB/s em cada direção é possível na configuração x16.
Alguns fornecedores oferecem produtos PCIe sobre fibra, com cabos ópticos ativos (AOC) para comutação PCIe a distância aumentada em gavetas de expansão PCIe, ou em casos específicos onde a ponte PCIe é transparente é preferível usar um padrão mais convencional (como InfiniBand ou Ethernet) que pode exigir software adicional para suportá-lo. Thunderbolt foi co-desenvolvido pela Intel e pela Apple como uma interface de uso geral de alta velocidade combinando um link PCIe lógico com DisplayPort e foi originalmente concebido como uma interface totalmente em fibra, mas devido a dificuldades iniciais na criação de uma interconexão de fibra amigável ao consumidor, quase todas as implementações são sistemas de cobre. Uma exceção notável, o Sony VAIO Z VPC-Z2, usa uma porta USB não padrão com um componente óptico para conectar a um adaptador de vídeo PCIe externo. A Apple tem sido o principal impulsionador da adoção do Thunderbolt até 2011, embora vários outros fornecedores tenham anunciado novos produtos e sistemas com Thunderbolt. Thunderbolt 3 forma a base do USB4 padrão.
Processo de rascunho
Existem 5 versões principais/pontos de verificação em uma especificação PCI-SIG: Historicamente, os primeiros adotantes de uma nova especificação PCIe geralmente começam a projetar com o Rascunho 0.5, pois podem construir com confiança sua lógica de aplicativo em torno da nova definição de largura de banda e, muitas vezes, até mesmo começar a desenvolver para quaisquer novos recursos de protocolo. No estágio Rascunho 0.5, no entanto, ainda há uma forte probabilidade de mudanças na implementação real da camada de protocolo PCIe, portanto, os designers responsáveis por desenvolver esses blocos internamente podem hesitar mais em começar a trabalhar do que aqueles que usam IP de interface de fontes externas.
O link PCIe é construído em torno de pares unidirecionais dedicados de conexões seriais (1 bit), ponto a ponto, conhecidas como lanes. Isso contrasta fortemente com a conexão PCI anterior, que é um sistema baseado em barramento em que todos os dispositivos compartilham o mesmo barramento paralelo bidirecional de 32 bits ou 64 bits. PCI Express é um protocolo em camadas, consistindo em uma camada de transação, uma camada de enlace de dados e uma camada física. A camada de enlace de dados é subdividida para incluir uma subcamada de controle de acesso ao meio (MAC). A camada física é subdividida em subcamadas lógicas e elétricas. A subcamada lógica física contém uma subcamada de codificação física (PCS). Os termos são emprestados do modelo de protocolo de rede IEEE 802.
Camada física
A especificação PCIe Physical Layer (PHY, PCIEPHY, PCI Express PHY ou PCIe PHY) é dividida em duas subcamadas, correspondentes às especificações elétricas e lógicas. A subcamada lógica às vezes é dividida em subcamada MAC e PCS, embora essa divisão não seja formalmente parte da especificação PCIe. Uma especificação publicada pela Intel, a PHY Interface for PCI Express (PIPE), define o particionamento funcional MAC/PCS e a interface entre essas duas subcamadas. A especificação PIPE também identifica a camada de anexo de mídia física (PMA), que inclui o serializador/desserializador (SerDes) e outros circuitos analógicos; entretanto, como as implementações do SerDes variam muito entre os fornecedores de ASIC, o PIPE não especifica uma interface entre o PCS e o PMA.
Camada de enlace de dados
A camada de link de dados executa três serviços vitais para o link PCIe: No lado da transmissão, a camada de enlace de dados gera um número de sequência crescente para cada TLP de saída. Ele serve como uma etiqueta de identificação única para cada TLP transmitido e é inserido no cabeçalho do TLP de saída. Um código de verificação de redundância cíclica de 32 bits (conhecido neste contexto como Link CRC ou LCRC) também é anexado ao final de cada TLP de saída. No lado do recebimento, o LCRC e o número de sequência do TLP recebido são validados na camada de enlace. Se a verificação de LCRC falhar (indicando um erro de dados) ou o número de sequência estiver fora do intervalo (não consecutivo do último TLP válido recebido), o TLP incorreto, bem como quaisquer TLPs recebidos após o TLP incorreto, são considerados inválidos e descartados. O receptor envia uma mensagem de confirmação negativa (NAK) com o número de sequência do TLP inválido, solicitando a retransmissão de todos os TLPs para frente desse número de sequência. Se o TLP recebido passar na verificação LCRC e tiver o número de sequência correto, ele será tratado como válido. O receptor de link incrementa o número de sequência (que rastreia o último TLP bom recebido) e encaminha o TLP válido para a camada de transação do receptor. Uma mensagem ACK é enviada ao transmissor remoto, indicando que o TLP foi recebido com sucesso (e, por extensão, todos os TLPs com números de sequência anteriores).
Camada de transação
O PCI Express implementa transações divididas (transações com solicitação e resposta separadas por tempo), permitindo que o link transporte outro tráfego enquanto o dispositivo de destino coleta dados para a resposta. PCI Express usa controle de fluxo baseado em crédito. Nesse esquema, um dispositivo anuncia um valor inicial de crédito para cada buffer recebido em sua camada de transação. O dispositivo na extremidade oposta do link, ao enviar transações para este dispositivo, conta o número de créditos que cada TLP consome de sua conta. O dispositivo emissor só pode transmitir um TLP quando isso não fizer com que sua contagem de crédito consumido exceda seu limite de crédito. Quando o dispositivo receptor termina de processar o TLP de seu buffer, ele sinaliza um retorno de créditos ao dispositivo emissor, o que aumenta o limite de crédito pelo valor restaurado. Os contadores de crédito são contadores modulares, e a comparação dos créditos consumidos com o limite de crédito requer aritmética modular. A vantagem desse esquema (em comparação com outros métodos, como estados de espera ou protocolos de transferência baseados em handshake) é que a latência do retorno de crédito não afeta o desempenho, desde que o limite de crédito não seja encontrado. Essa suposição geralmente é atendida se cada dispositivo for projetado com tamanhos de buffer adequados.
Eficiência do link
Quanto a qualquer link de comunicação "tipo rede", parte da largura de banda "bruta" é consumida pela sobrecarga do protocolo: Uma via PCIe 1.x, por exemplo, oferece uma taxa de dados sobre a camada física de 250 MB/s (simplex). Esta não é a largura de banda de carga útil, mas a largura de banda da camada física – uma pista PCIe precisa transportar informações adicionais para funcionalidade total. A sobrecarga Gen2 é então de 20, 24 ou 28 bytes por transação.[carece de fontes?] A sobrecarga Gen3 é então de 22, 26 ou 30 bytes por transação.[carece de fontes?] O Packet Efficiency = Payload ( Payload + Overhead ) {\displaystyle {\text{Packet Efficiency}}={\frac {\text{Payload}}{\left({\text{Payload}}+{\text{Overhead}}\right)}}} para uma carga útil de 128 bytes é 86% e 98% para uma carga útil de 1024 bytes. Para pequenos acessos como configurações de registro (4 bytes), a eficiência cai para até 16%.[carece de fontes?]
O PCI Express opera em aplicativos de consumo, servidor e industriais, como uma interconexão no nível da placa-mãe (para conectar periféricos montados na placa-mãe), uma interconexão de backplane passiva e uma interface de placa de expansão para placas adicionais. Em praticamente todos os PCs modernos (a partir de 2012), de laptops e desktops de consumo a servidores de dados corporativos, o barramento PCIe serve como a principal interconexão no nível da placa-mãe, conectando o processador do sistema host com periféricos integrados (ICs montados em superfície) e periféricos adicionais (placas de expansão). Na maioria desses sistemas, o barramento PCIe coexiste com um ou mais barramentos PCI legados, para compatibilidade retroativa com o grande corpo de periféricos PCI legados. A partir de 2013, o PCI Express substituiu o AGP como interface padrão para placas gráficas em novos sistemas. Quase todos os modelos de placas gráficas lançados desde 2010 pela AMD (ATI) e Nvidia usam PCI Express. A Nvidia usa a transferência de dados de alta largura de banda do PCIe para sua tecnologia Scalable Link Interface (SLI), que permite que várias placas gráficas do mesmo chipset e número de modelo sejam executadas em conjunto, permitindo maior desempenho.[carece de fontes?] A AMD também desenvolveu um sistema multi-GPU baseado em PCIe chamado CrossFire.[carece de fontes?] AMD, Nvidia e Intel lançaram chipsets de placas-mãe que suportam até quatro slots PCIe x16, permitindo configurações de placa tri-GPU e quad-GPU.
GPUs externas
Teoricamente, o PCIe externo poderia dar a um notebook o poder gráfico de um desktop, conectando um notebook a qualquer placa de vídeo PCIe de desktop (incluída em sua própria caixa externa, com fonte de alimentação e refrigeração); isso é possível com uma interface ExpressCard ou Thunderbolt. Uma interface ExpressCard fornece taxas de bits de 5 Gbit/s (taxa de transferência de 0,5 GB/s), enquanto uma interface Thunderbolt fornece taxas de bits de até 40 Gbit/s (taxa de transferência de 5 GB/s). Em 2006, a Nvidia desenvolveu a família de GPUs PCIe externo Quadro Plex que pode ser usado para aplicativos gráficos avançados para o mercado profissional. Essas placas de vídeo requerem um slot PCI Express x8 ou x16 para a placa do lado do host, que se conecta ao Plex por meio de um VHDCI transportando oito pistas PCIe.
Dispositivos de armazenamento
O protocolo PCI Express pode ser usado como interface de dados para dispositivos de memória flash, como cartões de memória e unidades de estado sólido (SSDs). O cartão XQD é um formato de cartão de memória que utiliza PCI Express, desenvolvido pela CompactFlash Association, com taxas de transferência de até 1 GB/s. Muitos SSDs de classe empresarial de alto desempenho são projetados como placas controladoras PCI Express RAID.[carece de fontes?] Antes do NVMe ser padronizado, muitas dessas placas utilizavam interfaces proprietárias e drivers personalizados para se comunicar com o sistema operacional; eles tinham taxas de transferência muito mais altas (mais de 1 GB/s) e IOPS (mais de um milhão de operações de E/S por segundo) quando comparados aos drives Serial ATA ou SAS.[quanto?] Por exemplo, em 2011, a OCZ e a Marvell co-desenvolveram um controlador de unidade de estado sólido PCI Express nativo para um slot PCI Express 3.0 x16 com capacidade máxima de 12 TB e desempenho de transferências sequenciais de até 7,2 GB/s e até 2,52 milhões de IOPS em transferências aleatórias.
Interconexão de cluster
Certos aplicativos de data center (como grandes clusters de computador) exigem o uso de interconexões de fibra óptica devido às limitações de distância inerentes ao cabeamento de cobre. Normalmente, um padrão orientado à rede, como Ethernet ou Fibre Channel, é suficiente para esses aplicativos, mas em alguns casos a sobrecarga introduzida por protocolos roteáveis é indesejável e é necessária uma interconexão de nível inferior, como InfiniBand, RapidIO ou NUMAlink. Padrões de barramento local como PCIe e HyperTransport podem, em princípio, ser usados para esse fim, mas a partir de 2015, as soluções estão disponíveis apenas em fornecedores de nicho, como Dolphin ICS e TTTech Auto.
Outros padrões de comunicação baseados em arquiteturas seriais de alta largura de banda incluem InfiniBand, RapidIO, HyperTransport, Intel QuickPath Interconnect e Mobile Industry Processor Interface (MIPI). As diferenças são baseadas nas compensações entre flexibilidade e extensibilidade versus latência e sobrecarga. Por exemplo, tornar o sistema hot-pluggable, como no Infiniband, mas não no PCI Express, requer que o software rastreie alterações na topologia da rede.[carece de fontes?] Outro exemplo é tornar os pacotes mais curtos para diminuir a latência (como é necessário se um barramento deve operar como uma interface de memória). Pacotes menores significam que os cabeçalhos dos pacotes consomem uma porcentagem maior do pacote, diminuindo assim a largura de banda efetiva. Exemplos de protocolos de barramento projetados para essa finalidade são RapidIO e HyperTransport.[carece de fontes?]
A Lista de Integradores PCI-SIG lista produtos feitos por empresas membros do PCI-SIG que passaram nos testes de conformidade. A lista inclui switches, bridges, NICs, SSDs, etc.
