Backside bus
Na arquitetura de microprocessadores, o backside bus era um barramento de computador usado nas primeiras plataformas Intel para conectar a CPU à memória cache da CPU - geralmente na cache L2 nos processadores que o têm embutido. Se um projeto o utiliza junto com um barramento frontal, é considerado parte de uma arquitetura de barramento duplo ou, na terminologia da Intel, arquitetura Dual Independent Bus. A arquitetura de backside bus foi descontinuada quando os processadores mais novos começaram a incorporar cache L2.
Imagem: jurvetson · BY · Openverse
Muitos processadores adotaram arquiteturas de dois barramentos para aumentar a velocidade de acesso ao L2, colocando-o então em um barramento dedicado, o backside bus (BSB). Por ser exclusivo para o processador, este barramento pode ser otimizado para transferências SRAM e pode operar na velocidade de clock total da CPU. Como SRAMs capazes de operar à velocidade total da CPU são caras, porém, a maioria dos processadores operam com a BSB pela metade da taxa de clock da CPU. Ainda assim, a BSB faz uma interface L2 muito mais rápida do quê uma FSB. Alguns processadores tomaram o passo adicional de mover as etiquetas do cache L2 para dentro da matriz do processador para acelerar a detecção de erros e acertos e para permitir maior associatividade ao conjunto. Com o advento dos processos de 0.25µ, os vendedores de processador de PCs começaram a trazer a BSB e o L2 no chip. A alternativa a aumentar o tamanho das L1s ainda é preferida por alguns designers, mas a abordagem de dois níveis irá se tornar mais popular conforme o tamanho do cache do chip aumentar. A tendência em direção a L2s no chip irá acelerar com os processos de 0.18µ, e L2s externos deverão desaparecer completamente pela geração de 0.13µ.
